Schaltungsanordnung und Verfahren zur Überwachung eines Adressdecoders

Abstract

Schaltungsanordnung zur Überwachung eines Adressdecoders, bei dem Eingangsadressen zu Ausgangsadressen decodiert werden, wobei der Adressdecoder Decoderausgänge aufweist, über welche Adressbits ausgebbar sind, wobei Paritybits zu den Ausgangsadressen bildbar sind, dadurch gekennzeichnet, dass die Decoderausgänge wenigstens einem Exklusiv-ODER-Gatter zugeführt werden, wobei das wenigstens eine Exklusiv-ODER-Gatter einen Ausgang aufweist, und dieser Ausgang einem Double-Rail-Checker zugeführt wird, wobei die Decoderausgänge in geradzahlige Decoderausgänge, die ein geradzahliges Paritybit aufweisen und ungeradzahlige Decoderausgänge, die ein ungeradzahliges Paritybit aufweisen unterteilt sind, die geradzahligen Decoderausgänge mit ODER-Gattern zu einer ersten Gruppe (pg) verknüpft werden und diese geradzahligen, ODER-Gatter verknüpften Decoderausgänge in einem zweiten Double-Rail Checker mit einem entsprechenden Paritybit der Eingangsadresse verglichen werden oder die ungeradzahligen Decoderausgänge mit ODER-Gattern zu einer zweiten Gruppe (pu) verknüpft werden und diese ungeradzahligen, ODER-Gatter verknüpften Decoderausgänge in einem zweiten Double-Rail Checker mit einem entsprechenden Paritybit der Eingangsadresse verglichen werden.

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      Title
      TOY, W.N.: Modular LSI Control Logic Design with Error Detection. In: Computers, IEEE Transactions on, 20, 1971, 2, 161 - 166. - ISSN 0018-9340

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